摘要：一种万用表，包括：FPGA模块，所述FPGA模块包括存储空间；ADC模块，所述ADC模块将输入的模拟信号转换为ADC数据；数据读取模块，所述数据读取模块从所述存储空间中直接读取ADC数据；输出模块，所述输出模块用于显示ADC数据；内存模块，所述内存模块为二级缓存；控制器，所述控制器用于发出控制命令。一种万用表的读数方法，其特征在于，包括：模拟信号能够通过ADC模块转化为数字信号，即ADC数据；万用表检测是否有待读取的ADC数据；将ADC数据存储进入FPGA模块的存储空间中；存储空间中的ADC数据存入二级缓存中；数据读取模块能够直接从所述FPGA模块中读取ADC数据。
- 专利类型发明专利
- 申请人深圳市鼎阳科技有限公司;
- 发明人邓智炜;彭晓林;张磊;
- 地址518000 广东省深圳市宝安区68区留仙三路安通达工业园4栋三楼
- 申请号CN201610157252.4
- 申请时间2016年03月18日
- 申请公布号CN105842509A
- 申请公布时间2016年08月10日
- 分类号G01R15/12(2006.01)I;G06F13/12(2006.01)I;G06F13/28(2006.01)I;
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